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학과공지

회로설계실습자료

  • 운영자
  • 조회 : 5674
  • 등록일 : 2013-03-18
module bcd7seg (B, H);
input [3:0] B;
output [6:0] H;
reg [6:0] H;
always @(B) begin
case(B)
0 : H = 7"b1000000;
1 : H = 7"b1111001;
2 : H = 7"b0100100;
3 : H = 7"b0110000;
4 : H = 7"b0011001;
5 : H = 7"b0010010;
6 : H = 7"b0000011;
7 : H = 7"b1111000;
8 : H = 7"b0000000;
9 : H = 7"b0011000;
default: H = 7"b1111111;
endcase
end
endmodule

  • 담당부서 : 전자공학과
  • 담당자 : 이규진
  • 연락처 : 043-649-1683
  • 최종수정일 : 2024-10-26
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